EDA 设计含异步清零和同步时钟使能的加法计数器

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EDA 技 术 实 验 报 告

实验项目名称： 设计含异步清零和同步时钟使能的加法计数器 实验日期： 2012.6.5 实验成绩： 实验评定标准： 1）实验程序是否正确 A（ ）B（ ）C（ ） 2）实验仿真、结果及分析是否合理 A（ ）B（ ）C（ ） 3）实验报告是否按照规定格式 一、 实验目的

学习计数器的设计，仿真和硬件测试，进一步熟悉VHDL设计技术。 二、 实验器材

Quartus2软件、电脑一台 三、 实验内容（实验过程） <一> 实验内容一：

在quartus 2上对例 5进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述各事例的功能特点，给出其所有信号的时序仿真模型。 <二> 实验内容二 ：

自己选择合适的电路模式，然后进行引脚锁定以及硬件下载测试，

A（ ）B（ ）C（ ） 引脚锁定后进行编译、下载、硬件测试实验。将实验过程和实验结果写进实验报告。 <三> 详细内容如下： 1. 进行文本编辑

2. 编译，综合，仿真

四、 实验程序 ：

library ieee;

use ieee.std_logic_11.all; use ieee.std_logic_unsigned.all; entity cnt10 is

port ( clk,rst,en: in std_logic ; cq: out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10;

architecture behav of cnt10 is

begin

process(clk,rst,en)

variable cqi:std_logic_vector(3 downto 0); begin

if rst='1' then cqi:=(others =>'0'); elsif clk'event and clk='1' then if en='1' then

if cqi<9 then cqi :=cqi+1; else cqi:=(others =>'0'); end if; end if; end if;

if cqi=9 then cout<='1'; else cout<='0'; end if; cq<=cqi; end process; end behav;

五、 实验仿真、结果及分析 ： <一>实验仿真：

<二> 结果和分析：

当rst清零端为1时，计数器清零。 当rst=1时，计数器开始计数；

当遇到clk为上升沿时，并且当使能端en=1时，计数器累加1；

当使能端en=0时，计数器不加； 当清零端为1时，计数器再次清零。

如此持续，使得该加法计算器能够保持运行。