基于fpga的数字锁相环设计实现

基于FPGA的数字锁相环设计实现

王永贺，赵黎晔

1北京邮电大学，北京市(100876) E-mail：wyh_happy@yahoo.cn

摘 要： 本文在分析锁相环关键技术的基础上，提出了一种基于FPGA的数字锁相环实现结构，并针对FPGA的特点给出了关键部分的实现方案，应用该设计方案在FPGA上实现了调频信号的全数字解调。

关键词：数字锁相环，FPGA，鉴频器，数控振荡器，数字解调

1. 引 言

最近几年来随着数字通信和半导体电子技术的飞速发展，通信系统逐步向数字化、集成化方向发展。锁相环技术在通信系统同步中占有重要的地位，因此锁相环技术的数字化对数字通信系统的实现起着至关重要的作用。本文分析了数字锁相环的关键技术，综合运用Booth乘法器，直接数字频率合成（DDS），IIR,FIR滤波器等技术，提出了可在FPGA上实现的全数字锁相环方案，根据该方案成功的实现了调频信号的数字解调。

2. 数字锁相环原理

数字锁相环（DPLL）通过计算系统输入信号和本地恢复时钟信号之间的相位误差来对本地的恢复时钟信号进行反馈调节，从而达到本地恢复时钟锁定输入信号时钟的目的。它主要有三个部分构成[1]如图1所示：

1. 数控振荡器 digital-controlled oscillator (DCO) 2. 鉴相器 phase detector (PD) 3. 环路滤波器 loop filter (LF)

输入 鉴相器 环路滤波器 输出滤波器输出 数控振荡器 图1. 数字锁相环原理图 另外根据输出的需要，通常还会在系统输出端加一级滤波器，调整输出信号以满足下级模块的需要。

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3. 基于FPGA的数字锁相环实现方案

利用FPGA的技术特点，本设计使用图2所示方案实现了全数字锁相环。

1/Z 1/Z …… 1/Z 1/Z 右移 输出 输入 1/Z B A ROM 中心频率控制字1/Z 图2. 基于FPGA的数字锁相环实现方案

3.1 利用Booth乘法器实现鉴相器

鉴相器的实现通常需要由乘法器来实现，设乘法器输入信号

s1(t)=A1sin[ωt+φ1(t)]， s2(t)=A2cos[ωt+φ2(t)]

则输出信号

s3(t)=s1(t)s2(t)=

高频部分

A1A2AA

sin[φ1(t)−φ2(t)]+12sin[2ωt+φ1(t)+φ2(t)] 22

A1A2

sin[2ωt+φ1(t)+φ2(t)]在后面的环路滤波器中被滤除，而低频的2

sin[φ1(t)−φ2(t)]在φ1(t)−φ2(t)<<0时约等于φ1(t)−φ2(t)，即

s3(t)≈

A1A2

[φ1(t)−φ2(t)] 2

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这样就实现了鉴相功能。

传统乘法器通过对被乘数不断的移位累加来实现，这会占用大量的FPGA资源，且速度缓慢，同时也增加了功耗。因此在本设计中使用Booth乘法器来实现鉴频器。

Booth乘法器通过对乘数作重编码，可以大大减少部分乘积的数目。 对于Modified Booth multiplier来说，它平均可以减少一半的部分积项。 若假设功率与加法器个数成正比的话，Booth乘法器将可因此而大大地减低功率消耗，因其所需的加法器个数是一般乘法器的一半。

3.2 利用直接数字频率合成（DDS）实现数控振荡器

数控振荡器的作用是在环路滤波输出信号的控制下，跟踪输入信号的频率变化，以便实现相位锁定的功能。本设计中使用直接数字频率合成器（Direct Digital Synthesizer）来实现该功能[2]。DDS是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、波形存储器构成。

假设FPGA系统时钟频率为

fs， ROM存储深度为N，则DDS的频率分辨率

Δf=

fs

，中心频率控制字为M，环路滤波器输出为e，则数控振荡器的输出频率为 N

f

fdco=s×(M+e)

N

其中中心频率控制字M使DC0输出的中心频率接近输入信号中心频率，他们之间的频率误差经鉴频后转化成相位偏移e，通过反馈环控制DDS频率控制字的增减最终实现输入输出相位的锁定。

3.2 利用有耗积分器实现环路滤波器

环路滤波器的作用，是去除鉴频器的高频干扰和降低噪声。考虑到FPGA资源的节省，本设计中采用一阶有耗积分器来实现。

滤波器的一个基本功能就是使得有干扰的信号平滑。假定信号是以含有宽频带零平均值随机噪声的形式接收到的。从数学的角度将，可以采用积分器来消除噪声的影响。如果输入信号的平均值能够保持的时间间隔是有限长，就可以采用有耗积分器处理含有额外噪声的信号。一阶滤波器结构如图3所示：

1/Z A 图3. 一阶有耗积分器结构

其差分方程为y[n+1]=A×y[n]+x[n]，该结构的滤波效果相当于一个15阶的FIR滤

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波器[3]，而且实现十分简单，通过后面的仿真结果可以看到完全满足系统要求。

3.2 利用均值滤波作为输出滤波器

输出滤波器采用FIR的形式，一个m阶的普通FIR滤波器如图4所示，滤波器输出

y(n)=k0x(n)+k1x(n−1)+...+km−1(n−m+1)

x(n) 1/Z ……K1 Km-2 1/Z 1/Z K0 Km-1 y(n)

一个时钟周期内需要m个乘法器来实现系数的相乘，这大大增加了FPGA的资源消耗。因此本设计中采用如图5所示的均值滤波实现输出滤波，均值滤波器避免了乘法器的引入只需要要完成加法和移位操作即可，在保证性能的情况下，大大节约了FPGA资源开销和功耗。

图4. 通用FIR滤波器结构 1/Z 1/Z …… 1/Z 1/Z 1/Z 右移 图5. 均值滤波器结构

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4. 系统仿真

采用本设计的实现方案，我们成功的在FPGA上实现了通用的数字锁相环，并利用该设计对调频信号进行了数字解调。图6为对三角波调频信号进行解调的仿真波形，可以看到在图中最后一行的信号，成功的从调频信号中解调出了三角波信号。

图6. 数字锁相环解调频信号仿真波形

5. 结论

本文提出了一种基于FPGA实现的全数字锁相环设计方案，并按照该方案成功的实现了FPGA全数字解调频器，通过仿真波形可以看成，该设计方案成功的实现了数字锁相功能，达到了预期的目标。

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参考文献

[1] Roland E.Best. 《锁相环设计、仿真与应用(影印版)》[M],北京：清华大学出版社，2003.12。

[2] Kushner, L.J.,Ainsworth, M.T. The composite DDS A new direct digital synthesizer architecture [J].

Frequency Control Symposium, June 1996 Page(s):920 – 927

[3] Uwe Meyer-Baese. 《数字信号处理的FPGA实现》[M], 北京：清华大学出版社，2006.6。

Digital Phase-Locked Loop Implementation on FPGA

WANG Yonghe, ZHAO Liye

Beijing University of Posts and Telecommunications, Beijing (100876)

Abstract

This paper analyzes the principle of digital phase-locked loop , and proposed a scheme to implement an all digital PLL on the basis of FPGA chip. After introducing the key technology used in the scheme , the paper shows a simulation of the implementation which successfully recovered a triangle signal form a frequency modulated signal.

Keywords: digital PLL,FPGA, Phase Detector ,digital-controlled oscillator, digital demodulation

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